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pga，ep1s10672i7來實現ad1836中d/a的i2s接口設計。該芯片內核電壓為1.5v，i/o電壓為3.3v，符合ad1836數字接口輸入輸出電平要求，其中d/a部分的i2s接口硬件設計原理圖如圖1所示。 本設計中，將ad1836采樣時鐘設置為48khz，采樣位數為24位。從ad1836數據手冊可知，其系統時鐘（mclk）為12.288mhz，左右通道數據切換時鐘（lrclk）等于采樣時鐘（48khz），數據位時鐘（dbclk）為64×左右通道數據切換時鐘（3.072mhz）。所以串行數據線上傳輸的是24位的有效數據，其余數據位時鐘周期對應的數據線上的數據為0，串行數據線dsdata1、dsdata2、dsdata3分別對應于三路的立體d/a，所有的時鐘線和數據線均經過下拉電阻后與fpga的i/o相連。 基于fpga的實現 邏輯模塊設計 fpga內部邏輯模塊主要包括分頻模塊和d_a接口模塊，如圖2所示。其中分頻模塊將ad1836的系統時鐘12.288mhz分頻為3.072mhz（即位時鐘bclk）；start信號為模塊使能信號，為高時，d_a接口模塊將從
存器(lcr)的d7位（dlab）一起訪問或控制tl16c550c的任何一個寄存器。表1給出了訪問這些寄存器時dlab和a0、a1、a2的狀態。因為接收和發送緩沖寄存器的dlab、a0、a1、a2各位都相同，因此還必須通過讀寫信號來加以區分。 因為接收/發送緩沖寄存器和中斷使能寄存器分別與波特率因子寄存器的低位和高位相同，要通過dlab加以區分，可以任意選擇寫入波特率因子的高字節和低字節的順序，寫入前必須置lcr的dlab位為1。寫入波特率因子后應將d7置為0，以便訪問其他寄存器。在外接晶振為3.072mhz時，幾種常用的波特率所對應的波特率因子寄存器的值如表1所列。 c5402的bootloader原理 c5402上電后，首先檢查mp/mc引腳的狀態：如果為高電平，說明dsp處于微處理器工作模式，從外部程序存儲器0ff80h地址開始執行用戶程序；若為低電平，dsp被設置為微計算機模式，從片內rom的0ff80h地址開始執行程序。在c5402的0ff80h地址處存放著一條跳轉至0f800h處執行dsp自行引導裝載（bootloader）程序的指令。當c5402執行bootloader程序時，將會
它寄存器。 線路狀態寄存器（lsr）用于記錄串行數據發送和接收過程的狀態信息，cpu可在集體時候讀取這些信息。該寄存器的狀態位如表2所列。 表2 tl16c750寄存器的狀態位 兩個8位波特率因子寄存器可構成一個16位的波特率因子寄存器。tl16c750的內部波特率發生器可產生發送數據的時鐘信號。波特率因子可以通過下列算式求出： 波特率因子=基準時鐘頻率/（16×波特率） 這個波特率發生器可以利用比較通用的三種不同頻率產生標準的波特率。這三種不同的頻率為1.8432mhz、3.072mhz和8mhz.可以任意選擇寫入波特率因子的高字節和低字節的順序，但寫入前必須置線路控制寄存器（lcr）的d7（dlab）位為1.寫入波特率因子后應將線路控制寄存器的d7恢復為0,以便訪問其他寄存器。在外接晶振為1.8432mhz時，幾種常用的波特率所對應的波特率因子寄存器的值如表3所列。 表3 波特率因子對應的波特率因子寄存器的值 2 tms320c50與pc機串行通信的硬件電路 tms320c50與pc機通信的硬件電路如圖2所示。圖中，tl16c750的cs0和cs1都接高電平，而
parc10工作站，帶有8gb的硬盤和96mb的ram，a/d的采樣速率為5mhz，而d/a的采樣速率為2.5mhz，a/d和d/a的數據由工作站通過兩個速率為40mbps的i/o口進行讀寫；1.8ghz的智能天線也采用8個微帶天線作為陣列單元，排列成均勻直線陣，用一臺pc機控制一塊帶有兩片analog devices公司的sharc 20160浮點dsp的dsp板作為智能天線的控制單元，其結構與900mhz的結構相似，只是每一通道的a/d與d/a是以總線方式與dsp板交換數據，a/d采樣速率為3.072mhz。清華大學馮正和教授領導的智能天線課題組也完成了一個智能天線的實驗平臺，采用嵌入式和總線結構，并進行了大量實驗。隨著軟件無線電技術的發展，智能天線已尼可以在軟件無線電平臺上實現。現代的軟件無線電設備提供了對智能天線技術的支持，如頻譜信號處理有限公司開發的sdr-3000軟件無線電平臺，它包含flexcomm tm1-3100轉換模塊、pro-3100可編程i/o模塊、pro-3500基帶處理模塊，分別實現數模變、通道化和預處理、基帶處理功能。組成智能天線系統時，陣列單元接到相參射頻收發器，這些收
同時具有輸出靜音功能，通過dac控制寄存器mut域設置，靜音的實現和音量控制一樣，也是以淡出方式進行。 輸出調理電路采用兩個二階butterworth濾波器，以便濾波除帶外噪聲。cs4224在采樣頻率附近為片外濾波器進行了3db預補償，可以在通帶范圍提供平坦的頻率響應和線性相應。輸出信號為差動平衡信號。 sdout引腳的47kω下拉電阻將cs4224設置為主機工作方式，lrck和sclk作為輸出引腳。主時鐘從cs4224的xt1引腳輸入，頻率為24.576mhz，經內部8 分頻，得到3.072mhz的串行數據移位時鐘sclk，再經64分頻，得到48khz的左右聲道時鐘lrck，也是采樣頻率。分頻關系通過時鐘輸出寄存器的mck域來設置。 cs4224提供四種串行數據輸入和輸出格式，可以通過dsp端口模式寄存器的ddi和ddo域設置。延時器均采用格式1（format1），數據為24位左對齊方式。數據輸入和輸出時序如圖2所示。 2.2 延時功能的實現 m68hc05c8 軟件主要由初始化程序和主程序等組成。在初始化程序中，完成cs4224的復位和初始化、ms320c32復位和引導。
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