2.048MHZ
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相應數的要求。 每個e1通道配備3個hdlc控制器，可提供標準的hdlc成幀，也可提供ss7這類非標準信令的成幀。提取出來的信令內容放置在芯片內部的fifo中，由cpu定時取出。 mpi接口是主控制器對idt82p進行配置、管理、監控的通道，是一異步、慢速的總線。支持地址鎖存以及非鎖存兩種尋址模式。可方便的和單片機、通用cpu對接。支持spi和intel或motorala兩種cpu類型，數據寬度可設為8位[2]。 時鐘接口包括線路時鐘和本地時鐘信號。idt82p需要外部提供一個2.048m，32ppm以內的時鐘，普通晶振即可滿足要求。idt82p可提供豐富的時鐘應用模式，作為應用于接入網位置的模塊，其線路側發送端使用系統側時鐘，接收端使用線路恢復時鐘。 idt82p提供標準的jtag口作為調試使用。提供本地環回、遠端環回以及凈荷環回三種環回模式。可提供任意時隙的prbs測試碼流插入。調試手段豐富。 基于idt82p e1 接口設計 本模塊選用tdi公司的idt82p，該芯片每片支持8路e1/t1/j1接口。軟件可編程性能較好，其他e1/t1/j1的類型轉換可以只通過
入信號，并通過分頻處理輸出到dpll。最后，dpll產生的同步時鐘信號通過輸出驅動器生成多路需要的輸出信號送到同步設備各單板。其設計原理圖如圖2所示。輸入解碼器通過專用的商用芯片來實現對符合itu-t g.703接口的2mbps時鐘信號源進行解碼和對符合itu-t g.703接口的2mhz時鐘源信號和19.44mhz時鐘源信號進行緩沖，給下一級輸出標準ttl/cmos兼容的信號。輸出驅動器也采用專用的商用時鐘驅動芯片將同步時鐘產生的g.813標準的時鐘信號輸出給同步設備的各單板使用。對于兩路2.048m和兩路19.44m信號的輸入，在cpld內部構建三個二選一的多路選擇器來選擇其中一路信號使能輸入。這三個多路選擇器的選擇使能信號存儲在一個寄存器中，通過向其中寫入不同的值來使能選擇相應的一路輸入信號。再構建分頻電路對選出的信號進行分頻，從而產生時標信號輸出到dpll的時標信號輸入端。時鐘定時模塊考慮到設計的精度與復雜性，此模塊利用現有的時鐘定時單元來構建dpll，使設計的周期大大縮短，穩定性得到保證。該模塊采用jwf02時鐘模塊，它是一獨立元件，使用方便。它能自適應8k、2048k/1544k、
相關器、反饋平衡器、符號判決器、峰值檢測器、dpsk解調器、數據解擾碼器、數控振蕩器、環路濾波器和報頭檢測器等。完成中頻解調后的數據的解擴、去擾碼、去報頭等工作。除了發送單元和接收單元之外，hfa3863還有一個自動增益控制(agc)單元，與調制模塊和射頻模塊的agc單元一起組成一個agc系統，根據環境的變化自動控制射頻、中頻部分增益和衰減的變化從而改善接收機的動態接收范圍。圖3是hfa3863的功能框圖。 復接分接模塊由一塊altera公司的ep1k10及其外圍電路構成，將1、2或4路標準的2.048m數據合路成一路串行的數據并且加入糾錯碼和一路勤務電話。合路之后的數據速率應該符合基帶處理器對數據速率的要求。并且，該模塊應該能夠根據用戶的選擇，在1、2或4路三種工作模式下運行，配合基帶處理器的工作頻率，以充分利用信道獲得較高的增益。 在本系統中如若利用分立元件或是采用專用集成電路來構造復接分接模塊需要有2組設備分別完成2路和4路并行數據的合路、分路工作，電路構成復雜、體積大、穩定性差。現在，用一塊fpga就可以完成所有這些工作。針對三種情況可以編寫3套程序代碼放在外部的存儲器中根據用戶的選擇
plesinchronous digital hiearchy)系統相比，最突出的優點就是具有強大的網絡管理能力。在sdh的幀結構的各個層次中，都提供了豐富的開銷字節，以實現對不同層次信號的全面管理。 1. sdh系統介紹 清華大學電子工程系自主開發了sdh大規模專用集成電路套片，它包括高階復用芯片mxh0155-2，實現從vc4信號到stm-1(synchronous transfer module)信號的映射和解映射功能；低階映射芯片mxl021e1-3，實現21個2.048m的e1信號到vc4信號的映射和解映射。基于這兩個芯片，可以實現一個基于雙向sdh環路的adm(add/drop multiplexer)站點，實現從stm-1信號中任意分插多個e1信號的功能。 adm系統以兩片mxh0155-2和一片mxl021e1-3為核心芯片，包括光收發模塊，155m時鐘恢復和綜合電路，e1信號接口處理，微處理器系統。系統結構模塊如圖１所示。 在圖１中，兩個方向的高階復用器分別由兩片mxh0155-2實現，兩個方向的數字交叉連接和映射處理器由一片mxl021e
一次群的某個時隙，它隨后所有的8位編碼抽樣都將位于該時隙。因此，對于64kb/s的基帶pcm源而言，一次群系統等提供了32條獨立的64kb/s信道。時間交換器的任務就是完成這些信道的相互交換，或者說，要實現信號由一個時隙至另一個時隙的遷移。目前已出現了一些中、小容量的vlsi數字交換專用芯片。圖1是mitel公司mt8980d單片數字時間交換器的功能框圖。該交換器的輸入和數輸出均為8個32路chpch信號，每個稱為一個st總線（serial telecom bus）。串行pcm數據流以2.048mb/s的速率（共32個64kb/s，8比特數值時隙）分8中由sti0～sti7輸入，經串-并變換后，根據碼流號和信道（時隙）號依次存入256×8比特數據存儲器的相應單元內。控制寄存器通過控制接口接受來自微處理器的指令，并將此指令寫到接續存儲器。這樣，數據存儲器中各信道的數據即可按照接續存儲器的內容（即接續命令）以某種順序從中讀出，再經復用、緩存、并-串變換后變為時隙交換后的八路2.048mb/s串行碼流，從而達到數字交換的目的。 接續存儲器的容量為256×11位，對應于256個輸出信道
復雜有理數分頻 現在我要做一個分頻，把32.768m分為2.048m，2.048m加減1hz，2.048m加減2hz，2.048m加減3hz，2.048m加減4hz，2.048m加減5hz，2.048m加減6hz，2.048m加減7hz，2.048m加減8hz，如果要有理數分頗太麻煩了，請問大家有沒有好的方法指點一下我！ 謝謝大家！
請教一種時鐘電路？？？ 大家好！！能提供一種2.048m的時鐘電路嗎？ 還有 128k、 8k的時鐘電路？ 萬分感激！！！先謝過！！！
能分辨出上升沿河下降沿嗎？請問：一個2.048m的時鐘信號從mega16的i/o口輸入，能分辨出上升沿河下降沿嗎？總感覺有點懸
zgl7903市面上有售256k晶振的，如果想要自己做要求穩定的話可以使用2.048m 4.096m的晶振使用cd4060分頻得到。
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