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息通過4個led顯示出來，以便用戶清楚獲知自己要訪問的從機地址。用戶可以通過鍵盤上的增值、減值、重輸，確認修改其輸入值。當用戶按下確認鍵的時候，主機存貯此時的從機地址，并開啟視頻芯片采樣視頻信號，同時把從機地址通過無線數字傳輸芯片srwf發送出去。收到從機的應答信號和準備就緒信號后，主機在設定的波特率下開始發送數據。每發1幀數據就等待從機的應答信號，同時對每幀數據都發送校驗幀，以確保數據傳輸的準確無誤。 2.1.1 視頻獲取及數傳電路 視頻獲取電路由camera0v7620芯片和idt7205組成，采用該組合方法是因為視頻獲取的數據量都比較大，但單片機的工作頻率比較低。如果直接搭配則二者不能正常接收。因此，增加緩沖芯片idt7205，這樣通過單片機控制其工作來達到數據量和單片機的匹配，只有單片機允許接收時才使能idt7205。如果單片機監測到視頻芯片的vsyn上跳后，就會在p0.7口輸出1，從而開始控制idt7205從視頻芯片獲取數據。srwf模塊在使用之前要進行無線信道、接口類型、接口速率、接口參數等的設定，在設置完成后便可以進行數據傳輸，當模塊收到單片機發來的第1個數據后自動進行
進先出的結構，較之雙口ram，它有如下特點：第一它無地址線，布線簡單；第二它不能像雙口ram一樣可以對任意地址單元操作，實現隨機存取，只能是順序存取。fifo只能實現塊操作，其讀出數據的順序和寫入的順序是一樣的。fifo有單向雙向之分和同步異步之分。單向fifo只能向一個方向傳輸數據，雙向fifo可以向兩個方向傳輸數據。目前fifo的內部結構是由雙口ram加驅動雙口ram地址的計數器構成。同步fifo是由專用時鐘管腳信號來使計數器翻轉，片選和讀寫是使能信號；異步fifo是由讀寫信號使計數器翻轉。idt7205（cy7c460）是單向異步fifo的典型芯片，其管腳分布如圖2所示。 d0～8是數據輸入總線，q0～8是數據輸出總線，r、w是讀、寫控制端，xi、xo是級聯控制端，hf、ff是fifo狀態滿標志，ef是fifo狀態空標志。根據hf、ff狀態，寫處理器依可以知道fifo是否已滿，根據ef狀態讀處理器依可以知道fifo里是否有數據。 3 用總線開關加存儲器實現兩個處理器間數據交換 對于像圖像處理等需要大量交換數據的應用場合，用雙口ram或fifo方法依不太合適。雙口ram和fifo一
．0控制芯片cy7c68013，它與計算機通過usb接口相連，使設備能在pc機的控制下進行操作。usb主控芯片通過邏輯控制電路連接到fifo和a／d轉換后的數據傳送至fifo芯片進行緩沖，緩沖后的數據輸入主控芯片的從fifo中，然后從fifo以dma(直接內存存取)的方式經由sie(串行接口引擎)傳給pc機。 為了實現高速數據采集的功能，a／d芯片采用的adl*，它是一款12位，最高轉換速度可達100khz的a／d轉換芯片，考慮到對fifo容量的需求，系統采用gpld和fifo來實現。選用idt7205完成數據緩存。其最高工作頻率為133mhz，容量為8kb，能滿足設計要求。 cy7c68013與外設有兩種接口方式：通用可編程接口gpif方式和從屬fifo方式。gpif的核心就是一個可編程狀態機，可產生6個控制和9個地址輸入信號，并能接收6個外部和2個內部“ready”輸入信號。gpif向外部接口產生正確的選通信號和握手信號，外部接口用于對fifo數據的傳進和傳出。gpif是主機的方式，而從屬fifo方式是從機方式，它由外部控制器控制，可像對普通fifo一樣對fx2的多層緩沖fifo進行
大，而且走線太多，給印刷板的布線帶來困難，不是一種好方案。由于是多通道并行高速采集，且數據間隔的精度直接影響到對數據的分析精度，因而一般微控制器難以滿足要求。而大規模復雜可編程邏輯器件cpld具有集成度高、速度快（通常比單片機用軟件控制至少提高兩個數量級以上）的優點，并能通過重新編程來修改和增強系統的功能，不必重新設計印刷板，是優選的方案。本設計選用lattice公司的isplsi1k系列的低端器件isplsi1016e，可滿足系統控制功能。 高速數據緩存采用idt公司的8k字節fifo存儲器idt7205。fifo存儲器有兩個數據端口，寫入端口數據采集端，讀出端口接mpu端，內部地址計數器根據寫入數據的次序有序地將數據寫入相應的ram單元中，讀出數據時按數據存入的先后依次取出。 如上述，本設計以ad676、isplsi1016、idt7205為主構成優化的數據采集通道。選用87c51作為井下控制單片機mpu，控制四個采集通道進行并行數據采集，并完成單、偶極控制發信號接收處理等其它功能。 2 系統構成 2.1 硬件部分 整個并下聲波采集系統由四個完全獨立、功能相同、可以互換的數據采集通道及
關鍵詞：cpld 數據合并轉換器 串行口 pcm流 數據交換機的傳送速率很高，當其和串行口通信時，在發送前把數據分為兩部分分別發送到串行口，然后經過數據合并轉換器把各個串行口的數據合并在一起并轉換成pcm流。本文介紹了基于cpld芯片epm7128設計的數據合并轉換器。 1 數據合并轉換器硬件電路 epm7128是可編程的大規模邏輯器件，為altera公司的max7000系列產品，具有高阻抗、電可擦等特點，可用門單元為2500個，管腳間最大延遲為5ns，工作電壓為+5v。 idt7205為fifo型異步讀寫的存儲器芯片，容量為8192×9比特，存取時間為12ns，有空、半滿、滿三個標志位，最大功耗為660mw，工作電壓為+5v。 msm4860dx屬于pc104嵌入式系統的5x86系旬，為amd-133mhz cpu，具有com1、com2兩個串口，一個lpt并口，一個eloppy接口，一個ide接口，一個vga/lcd接口，一個at-keyboard接口，16個中斷，額定功率為8w，工作電壓為+5v。 1.2 數據合并轉換器電路框圖 可編程的數據合并轉換器電路框圖如
奇怪了,fifo出來的數據不對了用了四片idt7205的fifo,復位之后,給相同的寫入相同的數據,讀出數據時,用邏輯分析儀出來的數據卻不一樣,這是為什么?空滿設置也是對了, rt信號直接設為高電平.用的是spartan ii的fpga控制的時序.希望給點意見.謝謝
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