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s31612、ds3168和ds3166的clad 在ds31612、ds3168和ds3166中，clad也由三個獨立的pll單元構成。這些pll從參考時鐘輸入引腳(refclk)上的單一輸入時鐘產生多個時鐘，用于傳輸時鐘。為此，器件需要最多三種內部時鐘，速率在ds3、e3和51.84。如果提供這三種頻率中的一種作為參考時鐘，另外兩種可以被合成出來。ds31612、ds3168和ds3166支持77.76mhz和19.44mhz參考時鐘頻率(這一點與ds3161、ds3162、ds3163和ds3164不同)，從它可以產生所有三種內部頻率。內部時鐘可作為一個備選的端口發送時鐘。 當使用clk45、clk34和clk52引腳作為時鐘輸入時，還可以禁止clad，由外部提供所有三個時鐘。當clad被禁止，而端口又被配置為使用clad時鐘作為發送時鐘時，被配置為ds3、e3和cc52的端口將分別使用clk45、clk34和clk52上的時鐘。當clad被禁止時，clk45、clk34和clk52引腳上的時鐘頻率對于電路功能并無影響。但是，為了滿足某
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