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道，對于采集時鐘信號來說，b通道的數據要比a通道的數據晚一個周期，而對于輸出的dco時鐘來說，b通道的數據要比a通道晚半個周期。由于數據是交叉式輸出的，其順序不會改變，因此，對于雙通道數字采樣的同步問題，可以由后端不同通道的fifo緩存來實現數據的排序。 本系統中的兩個ad9481分4個通道輸出數據，為了配合cpld控制fifo來實現輸出數據的同步，輸出的8bit數據應先經過鎖存器 74lvt574，然后進入各自通道的fifo來實現存儲，ad9481的輸出時鐘dco可經過異或門74vcx86加到各自通道的fifo上，其連接結構如圖3所示。 對于每一路采樣系統，將dco-和cpld輸出的鎖存有效信號相異或，便可得到輸出a通道鎖存74lvt574的輸入時鐘，而將dco+和cpld 輸出的鎖存有效信號相異或，就可以得到輸出b通道鎖存74lvt574的輸入時鐘，將dco-和cpld輸出的fifo有效信號相異或，即可得到輸出a通道fifo的寫入時鐘，dco+和cpld輸出的fifo有效信號相異或，就會得到輸出b通道fifo的寫入時鐘，采用這樣的設計，只需更改cpld輸出的有
對于采集時鐘信號來說，b通道的數據要比a通道的數據晚一個周期，而對于輸出的dco時鐘來說，b通道的數據要比a通道晚半個周期。由于數據是交叉式輸出的，其順序不會改變，因此，對于雙通道數字采樣的同步問題，可以由后端不同通道的fifo緩存來實現數據的排序。 本系統中的兩個ad9481分4個通道輸出數據，為了配合cpld控制fifo來實現輸出數據的同步，輸出的8bit數據應先經過鎖存器 74lvt574，然后進入各自通道的fifo來實現存儲，ad9481的輸出時鐘dco可經過異或門74vcx86加到各自通道的fifo上，其連接結構如圖3所示。 對于每一路采樣系統，將dco-和cpld輸出的鎖存有效信號相異或，便可得到輸出a通道鎖存74lvt574的輸入時鐘，而將dco+和 cpld輸出的鎖存有效信號相異或，就可以得到輸出b通道鎖存74lvt574的輸入時鐘，將dco-和cpld輸出的fifo有效信號相異或，即可得到輸出a通道fifo的寫入時鐘，dco+和cpld輸出的fifo有效信號相異或，就會得到輸出b通道fifo的寫入時鐘，采用這樣的設計，只需更改 cpld輸
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