雷達(dá)所起的作用和眼睛和耳朵相似，當(dāng)然，它不再是大自然的杰作，同時(shí)，它的信息載體是無(wú)線(xiàn)電波。 事實(shí)上，不論是可見(jiàn)光或是無(wú)線(xiàn)電波，在本質(zhì)上是同一種東西，都是電磁波，傳播的速度都是光速C,差別在于它們各自占據(jù)的頻率和波長(zhǎng)不同。其原理是雷達(dá)設(shè)備的發(fā)射機(jī)通過(guò)把電磁波能量射向空間某一方向，處在此方向上的物體反射碰到的電磁波；雷達(dá)天線(xiàn)接收此反射波，送至接收設(shè)備進(jìn)行處理，提取有關(guān)該物體的某些信息（目標(biāo)物體至雷達(dá)的距離，距離變化率或徑向速度、方位、高度等）。

　　測(cè)量距離實(shí)際是測(cè)量發(fā)射脈沖與回波脈沖之間的時(shí)間差，因電磁波以光速傳播，據(jù)此就能換算成目標(biāo)的距離。測(cè)量目標(biāo)方位是利用天線(xiàn)的尖銳方位波束測(cè)量。測(cè)量仰角靠窄的仰角波束測(cè)量。根據(jù)仰角和距離就能計(jì)算出目標(biāo)高度。

　　本文提出了“MERGE（組合）”邊界掃描測(cè)試模型的建立方法，并基于此方法，構(gòu)建了數(shù)字電路便攜式自動(dòng)測(cè)試系統(tǒng)，實(shí)現(xiàn)了對(duì)新型雷達(dá)數(shù)字電路的高速、準(zhǔn)確的測(cè)試。系統(tǒng)具有硬件設(shè)備小巧、便攜，性能穩(wěn)定、可靠，故障隔離率高等優(yōu)點(diǎn)，適合于戰(zhàn)地級(jí)實(shí)時(shí)維修保障，是大型在線(xiàn)測(cè)試、功能測(cè)試平臺(tái)的有效補(bǔ)充，較好的解決了測(cè)試設(shè)備受制于人及戰(zhàn)時(shí)應(yīng)急搶修等問(wèn)題。

　　自動(dòng)測(cè)試系統(tǒng)實(shí)現(xiàn)

　　“MERGE（組合）”測(cè)試模型的建立

　　IEEE 1149.1標(biāo)準(zhǔn)明確的規(guī)范了邊界掃描構(gòu)建原理及相應(yīng)的測(cè)試方法。但待測(cè)試的數(shù)字電路模塊通常包括邊界掃描器件和非邊界掃描器件，本文提出的MERGE測(cè)試模型可通過(guò)已有的邊界掃描結(jié)構(gòu)實(shí)現(xiàn)對(duì)非邊界掃描芯片的測(cè)試，能夠拓展邊界掃描的測(cè)試范圍，提高TPS的故障覆蓋率。

　　邊界掃描測(cè)試發(fā)展于上個(gè)世紀(jì)90年代，隨著大規(guī)模的出現(xiàn)，印制電路板制造工藝向小，微，薄發(fā)展，傳統(tǒng)的ICT 測(cè)試已經(jīng)沒(méi)有辦法滿(mǎn)足這類(lèi)產(chǎn)品的測(cè)試要求。由于芯片的引腳多，元器件體積小，板的密度特別大，根本沒(méi)有辦法進(jìn)行下探針測(cè)試。一種新的測(cè)試技術(shù)產(chǎn)生了，聯(lián)合測(cè)試行為組織（Joint Test Action Group）簡(jiǎn)稱(chēng)JTAG 定義這種新的測(cè)試方法即邊界掃描測(cè)試。

　　基于邊界掃描測(cè)試技術(shù)的基本原理，構(gòu)建測(cè)試系統(tǒng)過(guò)程中創(chuàng)造性的提出了“MERGE”結(jié)構(gòu)測(cè)試模型，基本思想如圖 1所示。其中，B部分為待測(cè)數(shù)字電路BUT（Board Under Test），A部分為獨(dú)立于BUT外的邊界掃描擴(kuò)展卡，該擴(kuò)展卡可看作是一塊符合IEEE 1149.1邊界掃描設(shè)計(jì)規(guī)范的數(shù)字電路。在這里“簇”的概念即將多個(gè)器件統(tǒng)稱(chēng)為一個(gè)“簇”，簇的范圍可以根據(jù)具體電路規(guī)模來(lái)進(jìn)行劃分，可以小到單獨(dú)的一個(gè)IC或 UUT（Unit Under Test），也可大到一個(gè)完整的BUT 。

　　（1） MERGE非邊界掃描芯片簇（U1）：非邊界掃描芯片是整個(gè)BUT網(wǎng)絡(luò)中一個(gè)有序的子集，是具有特定功能的電路。在MERGE理念中，通過(guò)對(duì)非邊界掃描芯片簇建立單獨(dú)的功能模型，將其作為邊界掃描芯片間的一個(gè)中間級(jí)信號(hào)傳輸模型，MERGE到邊界掃描鏈路，結(jié)合EXTEST邊界掃描指令，通過(guò)Capture IR→Shift IR→Update IR→Capture DR→shift DR→Update DR等相應(yīng)操作，達(dá)到通過(guò)邊界掃描鏈路實(shí)現(xiàn)對(duì)非邊界掃描簇測(cè)試的目的。　（2） MERGE混合芯片簇（U3）：混合芯片簇指既含有非邊界掃描芯片，又含有邊界掃描芯片的混合電路（還可以含有一些中間級(jí)的模擬電路）。MERGE的思路與（1）類(lèi)似，模型的驗(yàn)證可通過(guò)將一組確定的測(cè)試矢量集APPLY至MI（Model Input），經(jīng)過(guò)確定的時(shí)間延遲，通過(guò)在MO（Model Output）將采集到的響應(yīng)信號(hào)與寄存器中存貯的期望值相比較的方法實(shí)現(xiàn)測(cè)試。

　　（3） MERGE BSEC，通過(guò)BSEC實(shí)現(xiàn)對(duì)BUT邊緣電路中非邊界掃描芯片簇或不含邊界掃描芯片的BUT進(jìn)行邊界掃描測(cè)試。測(cè)試時(shí)，將待測(cè)BUT作為非邊界掃描簇或混合邊界掃描簇，而將BSEC當(dāng)作邊界掃描芯片簇，通過(guò)MERGE方法，將BUT、接口電路、邊界掃描擴(kuò)展卡電路虛擬成為一個(gè)含邊界掃描芯片的BUT，具體實(shí)現(xiàn)與（1）、（2）類(lèi)似。

　　測(cè)試系統(tǒng)硬件設(shè)計(jì)

　　為了減輕系統(tǒng)整機(jī)的重量，便于運(yùn)輸及攜帶，本測(cè)試系統(tǒng)前端設(shè)備采用筆記本計(jì)算機(jī)作為主體來(lái)完成系統(tǒng)功能的實(shí)現(xiàn)和人機(jī)界面的交互[3]，同時(shí)內(nèi)配GPIB-USB 模塊、JTAG-Control-PCI-USB控制器，分別控制可編程電源（Agilent 6600）及BS Interface Pod模塊。整個(gè)硬件設(shè)計(jì)的為BSEC、JTAG-Control-PCI-USB控制器及BS Interface Pod模塊。其系統(tǒng)硬件框圖如圖2所示。

　　邊界掃描擴(kuò)展卡

　　MERGE邊界掃描擴(kuò)展卡采用符合IEEE 1149.1邊界掃描標(biāo)準(zhǔn)的可測(cè)試性設(shè)計(jì)方案，應(yīng)用5片XILINX公司的XC95144芯片構(gòu)建完整的從TDI至TDO的邊界掃描鏈路，其中掃描鏈路的上游電路及下游電路采用 74ACQ244對(duì)信號(hào)進(jìn)行緩沖及整形，以增強(qiáng)上游電路的扇出能力，同時(shí)整板的邊緣連接器采用了牢固可靠、抗腐蝕的歐式Eurocard結(jié)構(gòu)形式的連接器，保證測(cè)試信號(hào)穩(wěn)定、可靠。原理圖如圖 3所示。

　　JTAG-Control-PCI-USB控制器

　　JTAG-Control-PCI-USB控制器是測(cè)試系統(tǒng)筆記本記算機(jī)與被測(cè)試單元（BUT）進(jìn)行信號(hào)控制的主要部件，實(shí)現(xiàn)工控機(jī)并行控制指令和數(shù)據(jù)向符合邊界掃描測(cè)試協(xié)議的串行指令和數(shù)據(jù)的轉(zhuǎn)換。電路采用DSP+CPLD 的電路設(shè)計(jì)模式，DSP芯片采用TI公司的TMS320LF2407A，2K大小的在片單訪(fǎng)問(wèn)SARAM，32K的片內(nèi)程序存儲(chǔ)器FLASH;CPLD選用ALTERA公司的MAX7000S系列的EPM71285，其集成度為600~5000可用門(mén)、有32~256個(gè)宏單元和36~155個(gè)用戶(hù)自定義I/O引腳、其3.3V的I/O電平與DSP芯片端口電平兼容、并可通過(guò)符合工業(yè)標(biāo)準(zhǔn)的I/O引腳JTAG接口實(shí)現(xiàn)在線(xiàn)編程及調(diào)試。JTAG-Control-PCI-USB控制器是PCI/IEEE 1149.1標(biāo)準(zhǔn)的主控單元，當(dāng)與BS Interface Pod結(jié)合使用時(shí)，控制IEEE 1149.1標(biāo)準(zhǔn)自適應(yīng)測(cè)試總線(xiàn)及與之相適應(yīng)的離散信號(hào)。同時(shí)，該控制器還可控制施加到測(cè)試總線(xiàn)上負(fù)責(zé)JTAG-Control-PCI-USB控制器與 BS Interface Pod進(jìn)行通訊的低電壓差分信號(hào)（基于TIA /EIA-644及IEEE 1596.3標(biāo)準(zhǔn)）。BS Interface Pod模塊

　　BS Interface Pod模塊，作為測(cè)試輸入/輸出信號(hào)傳輸?shù)闹虚g級(jí)模塊，主要實(shí)現(xiàn)JTAG-Control-PCI-USB控制器與BUT之間測(cè)試通道的擴(kuò)展和信號(hào)的同步與緩存。FPGA是本電路設(shè)計(jì)的，其功能是將前級(jí)JTAG-Control-PCI-USB控制器發(fā)出的不同的控制信號(hào)轉(zhuǎn)換成UUT測(cè)試終端能夠識(shí)別的TAP控制信號(hào)，保證TDI、TCK、TMS、TRST準(zhǔn)確施加到UUT的測(cè)試端，同時(shí)將采集到的TDO信號(hào)返回給測(cè)試前端控制模塊。74LVC125（Buffer）則用來(lái)完成信號(hào)暫存，輸出級(jí)的74LVC125還可增強(qiáng)信號(hào)的扇出能力。整個(gè)BS Interface Pod模塊采用抗EMI（電磁干擾）屏蔽封裝，前面板預(yù)留4個(gè)20Pin的JTAG控制端口，另外設(shè)計(jì)了一個(gè)電源指示燈，用于上電確認(rèn)。

　　FPGA一般來(lái)說(shuō)比ASIC（專(zhuān)用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類(lèi)似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。

　　FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線(xiàn)（Interconnect）三個(gè)部分。 現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）是可件。與傳統(tǒng)和門(mén)陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（16×1RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線(xiàn)互相連接或連接到I/O模塊。FPGA的邏輯是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及個(gè)模塊之間或模塊與I/O間的連接方式，并終決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并終決定了FPGA所能實(shí)現(xiàn)的功能， FPGA允許無(wú)限次的編程。

　　測(cè)試系統(tǒng)軟件設(shè)計(jì)

　　系統(tǒng)軟件在Windows XP環(huán)境下采用Visual C++6.0及National Instruments公司的LabWindows 6.0集成開(kāi)發(fā)環(huán)境完成。Visual C++ 6.0能夠提供豐富的Windows程序開(kāi)發(fā)功能，靈活性強(qiáng)、編程效率高；LabWindows 6.0提供了多種接口協(xié)議、豐富的控件及儀器驅(qū)動(dòng)程序，其支持虛擬儀器技術(shù)的特性是其它開(kāi)發(fā)環(huán)境無(wú)法比擬的，同時(shí)它提供了豐富的軟件包接口，為軟件開(kāi)發(fā)提供了極大的方便。

　　軟件設(shè)計(jì)采取了軟件模塊化及自頂向下的設(shè)計(jì)原則，首先根據(jù)MERGE原則劃分電路模塊，將測(cè)試程序分割成不同的測(cè)試模塊，其次采用宏的方式構(gòu)建標(biāo)準(zhǔn)的測(cè)試模塊并優(yōu)化模塊接口，然后將其它待測(cè)模塊與該模塊接口進(jìn)行有效鏈接，再分別進(jìn)行編譯及調(diào)試，一起進(jìn)行合并構(gòu)建完整的測(cè)試體。在開(kāi)發(fā)過(guò)程中，將該軟件分為若干模塊不但減少了軟件的工作量，而且對(duì)于函數(shù)的公共部分進(jìn)行了類(lèi)的封裝，提高了模塊的復(fù)用性，同時(shí)提高了軟件本身的可測(cè)試性。

　　測(cè)試優(yōu)化

　　為減少ATE在故障診斷中誤判的概率，系統(tǒng)采用加權(quán)偽隨機(jī)向量關(guān)系生成、插入間隔刷新測(cè)試矢量?jī)?yōu)化測(cè)試矢量和測(cè)試過(guò)程。

　　（1） 加權(quán)偽隨機(jī)測(cè)試矢量生成：加權(quán)偽隨機(jī)測(cè)試矢量生成能夠利用較短的測(cè)試碼長(zhǎng)度（即較短的測(cè)試時(shí)間）達(dá)到較高的測(cè)試故障覆蓋率。為了縮短測(cè)試碼并改進(jìn)故障覆蓋率，這種測(cè)試矢量生成方式可以調(diào)節(jié)在輸入端產(chǎn)生0或1的概率，有效檢測(cè)到難檢測(cè)的故障。在偽隨機(jī)測(cè)試碼中，每個(gè)輸入端產(chǎn)生0或1的概率為50%。

　　（2） 插入式間隔刷新：由于數(shù)據(jù)線(xiàn)具有一定的電平保持特性，因此對(duì)于一組數(shù)據(jù)總線(xiàn)I/O而言，在BS-Cell處于讀狀態(tài)時(shí)（如處于Update狀態(tài)），Cell單元的Output Enable Control Cell處于有效狀態(tài)，測(cè)試矢量通過(guò)BS-Cell施加至I/O數(shù)據(jù)總線(xiàn)，如果下一個(gè)時(shí)鐘節(jié)拍，BS-Cell處于寫(xiě)狀態(tài)（如處于Capture狀態(tài)），由于數(shù)據(jù)線(xiàn)的電平保持特性，則有可能在此時(shí)間，BS-Cell所Capture回讀的數(shù)據(jù)為上一個(gè)時(shí)鐘節(jié)拍的Update數(shù)據(jù)，造成測(cè)試不穩(wěn)定。解決的辦法是在每讀狀態(tài)結(jié)束后，系統(tǒng)根據(jù)讀狀態(tài)的間隔時(shí)間，隨機(jī)產(chǎn)生一組與上一組測(cè)試矢量不同的數(shù)據(jù)，命名為*data，對(duì)I/O總線(xiàn)進(jìn)行間隔刷新。

　　實(shí)驗(yàn)結(jié)果及分析

　　現(xiàn)以某新型雷達(dá)點(diǎn)跡處理數(shù)字電路為例進(jìn)行系統(tǒng)功能驗(yàn)證。整個(gè)電路采用DSP+FPGA的設(shè)計(jì)架構(gòu)，其主要芯片包括：5片DSP（ADSP21060）、2片 FPGA（Atlera Flex EPF10K系列）、8片雙口RAM（QFP封裝），其他E2PROM、HC244（SOP封裝）、HC245（SOP封裝）等。電路設(shè)計(jì)復(fù)雜，芯片多，PCB布局布線(xiàn)密度大，采用ICT、功能測(cè)試TPS開(kāi)發(fā)難度大。

　　利用本邊界掃描自動(dòng)測(cè)試系統(tǒng)，結(jié)合MERGE方法，對(duì)上述電路板進(jìn)行TPS開(kāi)發(fā)實(shí)驗(yàn)及故障診斷，測(cè)試結(jié)果如圖4所示。

　　插入模擬故障（U8-6 stuck to 0），重新仿真：掃描鏈測(cè)試→PASS→B-Scan器件簇測(cè)試→PASS→NB-Scan器件簇測(cè)試→Failed （Report: Pin（s）： U3-25，R26-2，U8-6，R26-1 possible stuck at low，the BS nodes is U31-21（R/W））。

　　上述仿真結(jié)果表明，融合MERGE方法所構(gòu)建的基于邊界掃描的板級(jí)自動(dòng)測(cè)試系統(tǒng)，自動(dòng)化程度高，故障隔離準(zhǔn)確有效。